Chương 6 CÁC DẠNG LIÊN KẾT CỦA BJT VÀ FET

tailieuhay_3389
tailieuhay_3389(15426 tài liệu)
(8 người theo dõi)
Lượt xem 11
2
Tải xuống
(Lịch sử tải xuống)
Số trang: 19 | Loại file: DOC
0

Gửi bình luận

Bình luận

Thông tin tài liệu

Ngày đăng: 20/10/2013, 06:15

Mô tả: MẠCH ĐIỆN TỬ Chương 6 CÁC DẠNG LIÊN KẾT CỦA BJT VÀ FET ********** 1. Mục tiêu: 2. Kiến thức cơ bản: 3. Tài liệu tham khảo liên quan đến chương. 4. Nội dung: 6.1 Liên kết liên tiếp . 6.2 Liên kết chồng . 6.3 Liên kết Darlington. 6.4 Liên kết cặp hồi tiếp . 6.5 Mạch CMOS. 6.6 Mạch nguồn dòng điện . 6.7 Mạch khuếch đại visai . Bài tập cuối chương . 5. Vấn đề nghiên cứu của chương kế tiếp. Ở các chương trước, chúng ta đã khảo sát các mạch khuếch đại riêng lẻ dùng BJT và FET. Thực tế, một thiết bị điện tử luôn là sự nối kết của các mạch căn bản để đạt đến mục tiêu nào đó. Trong chương này chúng ta sẽ khảo sát các dạng nối kết thông dụng thường gặp trong mạch điện tử. 6.1 LIÊN KẾT LIÊN TIẾP: (cascade connection) 6.1.1 Liên kết bằng tụ điện. 6.1.2 Liên kết cascade trực tiếp. Ðây là sự liên kết thông dụng nhất của các tầng khuếch đại, mục đích là tăng độ lợi điện thế. Về căn bản, một liên kết liên tiếp là ngõ ra của tầng này được đưa vào ngõ vào của tầng kế tiếp. Hình 6.1 mô tả một cách tổng quát dạng liên kết này với các hệ thống 2 cổng. Trong đó Av 1 , Av 2 , . là độ lợi điện thế của mỗi tầng khi có tải. Nghĩa là Av 1 được xác định với tổng trở vào Z i2 như là tải của tầng Av 1 . Với Av 2 , Av 1 được xem như là nguồn tín hiệu. Ðộ lợi điện thế tổng cộng như vậy được xác định bởi: Av T = Av 1 . Av 2 . . Av n (6.1) Ðộ lợi dòng điện được xác định bởi: Tổng trở vào: Z i = Z i1 Tổng trở ra : Z 0 = Z 0n 6.1.1 Liên kết bằng tụ điện: Hình 6.2 mô tả một liên kết liên tiếp giữa hai tầng khuếch đại dùng JFET. -Tổng trở vào của tầng thứ 2: Z i2 = R G2 - Ðộ lợi của toàn mạch: Av T = Av 1 .Av 2 với Av 1 = -g m1 (R D1 //Z i2 ) = -g m1 (R D1 //R G2 ) thường R G2 >>R D1 ⇒ Av 1 ≠ -g m1 R D1 (6.3) và Av 2 = -g m2 R D2 nên Av T = Av 1 .Av 2 Av T = g m1 g m2 R D1 R D2 (6.4) - Tổng trở vào của hệ thống: Z i = Z i1 = R G1 - Tổng trở ra của hệ thống: Z 0 = Z 02 = R D2 Về mặt phân cực, do 2 mạch liên lạc với nhau bằng tụ điện nên việc phân giải giống như sự phân giải ở mỗi tầng riêng lẻ. Hình 6.3 là mạch cascade dùng BJT. Cũng như ở FET, mục đích của mạch này là để gia tăng độ lợi điện thế. - Ðộ lợi điện thế của hệ thống: - Tổng trở vào của toàn mạch: Zi = Z i1 = R1 //R2 //β1r e1 (6.7) - Tổng trở ra của toàn mạch: Z 0 = Z 02 = R C2 (6.8) Hình 6.4 là mạch kết hợp giữa FET và BJT . Mạch này, ngoài mục đích gia tăng độ khuếch đại điện thế còn được tổng trở vào lớn. . Av T = Av 1 . Av 2 Với Av 1 = -g m (R D //Z i2 ) (6.9) Trong đó Zi2 = R1 //R2 //βr e . Z i = R G (rất lớn) . Z 0 = R C 6.1.2 Liên lạc cascade trực tiếp: Ðây cũng là một dạng liên kết liên tiếp khá phổ biến trong các mạch khuếch đại nhất là trong kỹ thuật chế tạo vi mạch. Hình 6.5 mô tả một mạch khuếch đại hai tầng liên lạc trực tiếp dùng BJT. Ta thấy mạch liên lạc trực tiếp có các lợi điểm: - Tránh được ảnh hưởng của các tụ liên lạc ở tần số thấp, do đó tần số giảm 3dB ở cận dưới có thể xuống rất thấp. - Tránh được sự cồng kềnh cho mạch. - Ðiện thế tĩnh ra của tầng đầu cung cấp điện thế tĩnh cho tầng sau. Tuy thế, mạch cũng vấp phải một vài khuyết điểm nhỏ: - Sự trôi dạt điểm tĩnh điều hành của tầng thứ nhất sẽ ảnh hưởng đến phân cực của tầng thứ hai. - Nguồn điện thế phân cực thường có trị số lớn nếu ta dùng cùng một loại BJT, vấn đề chính của loại liên lạc trực tiếp là ổn định sự phân cực. Cách tính phân cực thường được áp dụng trên toàn bộ mạch mà không thể tính riêng từng tầng. Thí dụ như ở hình 6.5 ta có: Phân cực: Thông số mạch khuếch đại: Mạch phân cực như trên tuy đơn giản nhưng ít được dùng do không ổn định (sự trôi dạt điểm điều hành của Q1 ảnh hưởng đến phân cực của Q2), do đó trong các mạch liên lạc trực tiếp người ta thường dùng kỹ thuật hồi tiếp một chiều như hình 6.6 Mạch tương đương Thevenin ngõ vào được vẽ ở hình 6.7. Ta có: Thường ta chọn số hạng đầu lớn để V E2 ổn định, từ đó V CE1 , I C1 , I C2 cũng ổn định. Ðể thấy rõ sự ổn định này ta để ý: Dòng điện này độc lập đối với β2 và có thể xem như độc lập đối với β1 nếu ta chọn: thay đổi theo nhiệt độ và dòng I C2 , nhưng ảnh hưởng này sẽ được giảm thiểu nếu ta chọn Về thông số của mạch khuếch đại cách tính cũng như mạch trước. Liên lạc trực tiếp dùng FET: Ở MOSFET loại tăng (E-MOSFET), do cực cổng cách điện hẳn với cực nguồn và cực thoát nên rất thuận tiện trong việc ghép trực tiếp. Cách tính phân cực giống như một tầng riêng lẻ. V GS1 =V DS1 = V GS2 Av T = (gmR D ) 2 Tầng khuếch đại cực nguồn chung và thoát chung cũng thuận tiện trong cách ghép trực tiếp. Ðiện thế V GS của Q 2 tùy thuộc vào R D , R S1 và R S2 . Trong 2 cách ghép trên, FET chỉ hoạt động tốt khi 2 FET hoàn toàn giống hệt nhau. Thực tế, khi 2 FET không đồng nhất, sự trôi dạt điểm điều hành của tầng trước được tầng sau khuếch đại khiến cho tầng cuối cùng hoạt động trong vùng không thuận lợi. Ðể khắc phục người ta cũng dùng kỹ thuật hồi tiếp để ổn định phân cực như hình 6.10. Giả sử điện thế cực thoát của Q1 lớn hơn bình thường, lượng sai biệt này sẽ được khuếch đại bởi Q2 và Q3 và do đó điện thế tại cực cổng của Q1 lớn hơn. Ðiều này làm cho Q1 dẫn điện mạnh hơn, kéo điện thế ở cực thoát giảm xuống. Tuy nhiên, R G cũng tạo ra một vấn đề mới. Nếu gọi AvT là độ lợi của toàn mạch thì: v 0 = -|Av T |.v i Nên điện thế ngang qua R G là: v i - v 0 = v i + |Av T |v i = v i ( 1+ |Av T |) Ðể khắc phục, người ta chia R G ra làm 2 nữa và dùng một tụ nối tắt tín hiệu xuống mass. 6.2 LIÊN KẾT CHỒNG: (cascode connection) Trong sự liên kết này, một transistor ghép chồng lên một transistor khác. Hình 6.12 mô tả mạch liên kết chồng với một tầng cực phát chung ghép chồng lên một tầng cực nền chung. Sự liên kết này phải được thiết kế sao cho tầng cực phát chung có tổng trở ra (tổng trở vào của tầng cực nền chung) khá lớn và độ lợi điện thế thấp cung cấp cho tầng cực nền chung để bảo đảm điện dung Miller ở ngỏ vào thấp nhất nên loại liên kết này hoạt động tốt ở tần số cao. Trong mạch trên, với cách phân tích phân cực như các chương trước ta tìm được: V B1 = 4.9v V B2 = 10.8v I C1 # I C2 = 3.8mA 6.3 LIÊN KẾT DARLINGTON: Ðây là một dạng liên kết rất thông dụng giữa 2 transistor (BJT hoặc FET) như hình 6.13 và tương đương như hình 6.14. Sự liên kết giữa 2 transistor như vậy tương đương với một transistor duy nhất có độ lợi dòng điện là β D = β 1 . β 2 Nếu hai transistor đồng nhất: β 1 = β 2 = β thì β D = β 2 Transistor Darlington: Vì dạng liên kết này rất thông dụng và thích hợp cho việc nâng công suất nên ngày nay người ta thường chế tạo các liên kết này dưới dạng một transistor duy nhất gọi là transistor darlington. chung nên cũng có tổng trở vào lớn, tổng trở ra nhỏ và độ lợi diện thế xấp xỉ 1. 6.4 LIÊN KẾT CẶP HỒI TIẾP: Liên kết này cũng gồm có 2 transistor và cũng có dạng gần giống như liên kết Darlington nhưng gồm có 1 transistor PNP và một transistor NPN. Cũng giống như liên kết Darlington, cặp hồi tiếp sẽ cho một độ lợi dòng điện rất lớn (bằng tích độ lợi dòng điện của 2 transistor). Mạch thực tế có dạng như hình 6.17 - Tính phân cực: Từ đó suy ra được I C1 , I B2 , I C2 - Thông số xoay chiều: Mạch tương đương xoay chiều 6.5 MẠCH CMOS: . 6. 1 Liên kết liên tiếp . 6. 2 Liên kết chồng . 6. 3 Liên kết Darlington. 6. 4 Liên kết cặp hồi tiếp . 6. 5 Mạch CMOS. 6. 6 Mạch nguồn dòng điện . 6. 7 Mạch khuếch. TỬ Chương 6 CÁC DẠNG LIÊN KẾT CỦA BJT VÀ FET ********** 1. Mục tiêu: 2. Kiến thức cơ bản: 3. Tài liệu tham khảo liên quan đến chương. 4. Nội dung: 6. 1 Liên

— Xem thêm —

Xem thêm: Chương 6 CÁC DẠNG LIÊN KẾT CỦA BJT VÀ FET, Chương 6 CÁC DẠNG LIÊN KẾT CỦA BJT VÀ FET, Chương 6 CÁC DẠNG LIÊN KẾT CỦA BJT VÀ FET

Lên đầu trang

Tài liệu liên quan

Từ khóa liên quan

Đăng ký

Generate time = 0.354011058807 s. Memory usage = 17.55 MB